【3C在线 沈阳资讯】近日，受到英特尔高调宣传的影响，DDR3普及的呼声越来越高。可是消费者的步伐永远也跟不上硬件更新的速度，不过关于DDR3与DDR2的区别我们还是需要多少了解一些的。那么DDR3的优势在哪里呢？

　　首先，由于DDR3的预取为8bit，所以突发传输周期也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop突发突变模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制

　　寻址时序提高

　　就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2～5之间，而DDR3则在5～11之间，且附加延迟的设计也有所变化。DDR2时AL的范围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数：“写入延迟”，这一参数将根据具体的工作频率而定。

　　新增重置功能

　　重置是DDR3新增的一项重要功能，并为此专门准备了一个引脚。DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3内存将停止所有操作，并切换至最少量活动状态，以节约电力。

　　在Reset期间，DDR3内存将关闭内在的大部分功能，所有数据接收与发送器都将关闭，所有内部的程序装置将复位，DLL与时钟电路将停止工作，而且不理睬数据总线上的任何动静。这样一来，将使DDR3达到最节省电力的目的。

　　新增ZQ校准功能

　　ZQ也是DDR3一个新增的引脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校准引擎来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。

　　当系统发出这一指令后，将用相应的时钟周期，在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期；对导通电阻和ODT电阻进行重新校准。

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